مهندس التصميم الرقمي (المستوى المتوسط)

الوصف الوظيفي

لقد أحدث الجهة تأثيرًا كبيرًا على 5G في فترة زمنية قصيرة، بدءًا من البحث التأسيسي وتصميم نظام mmWave المعياري المبتكر عالي الكفاءة وحتى تقديم نظام BeamXR 5G الذي يوفر تحسينات قابلة للقياس في الأداء والتغطية ووقت الاستجابة. الآن أكثر من أي وقت مضى، أصبحت شبكة الجيل الخامس - المدعومة بتقنية موفاندي - جزءًا لا يتجزأ من مشهد الاتصالات. في الجهة نعمل كفريق من المهندسين الأذكياء الذين ينجحون في حل المشكلات الصعبة. إذا كنت تريد أن يكون لعملك تأثير مباشر على مستقبل اتصال 5G، فهذا هو الدور المناسب لك. حول الدور نحن نبحث عن مهندس تصميم رقمي ذي خبرة لتولي ملكية الأنظمة الفرعية الرقمية المعقدة داخل فريق الأجهزة لدينا. ستقود جهود تصميم RTL والتحقق من أهداف FPGA و ASIC، وستقود قرارات البنية الدقيقة، وستكون بمثابة مرجع تقني للفريق الأوسع. ستعمل بشكل وثيق مع الأجهزة والبرامج المدمجة ومهندسي التحقق لشحن تصميمات قوية وعالية الأداء في الوقت المحدد. ماذا ستفعل • ملكية RTL: تصميم وتنفيذ RTL القابلة للتوليف في VHDL أو SystemVerilog لأهداف FPGA و ASIC، مع التركيز على الأداء وقابلية إعادة الاستخدام وقابلية الصيانة على المدى الطويل. • الهندسة المعمارية الدقيقة: المساهمة في قرارات التصميم على مستوى الكتلة وقيادتها. استراتيجية خطوط الأنابيب، وتقسيم مجال الساعة، ومقايضات الطاقة/الأداء/المنطقة، والوثيقة em بشكل واضح لمراجعات التصميم. • قيادة التحقق: تحديد وتنفيذ استراتيجيات التحقق باستخدام SystemVerilog و cocotb. قم بتطوير مقاعد اختبار عشوائية مقيدة، وتغطية وظيفية وتغطية التعليمات البرمجية، وفشل محاكاة الفرز بكفاءة. • إغلاق التوقيت: دفع STA وتطوير قيود التوقيت (SDC/XDC)، وتحديد المسارات الحرجة، والعمل مع تدفقات التوليف والربح والخسارة لإغلاق التوقيت في التصميمات المعقدة ومتعددة الساعات. • إحضار المختبر وتصحيح الأخطاء: القيادة أو المشاركة بنشاط في التحقق من صحة الأجهزة. بدءًا من عرض JTAG وتصحيح أخطاء النموذج الأولي FPGA وحتى توصيف السيليكون باستخدام راسمات الذبذبات والمحللات المنطقية وأطر الاختبار المخصصة. • الإرشاد الفني: مراجعة عمل المهندسين المبتدئين، ووضع معايير الترميز، والمساهمة في التحسين المستمر لعمليات وأدوات الفريق. • التعاون متعدد الوظائف: التفاعل مع فرق الترددات اللاسلكية والتناظرية والبرامج الثابتة لتحديد الواجهات والاتفاق على استراتيجيات التكامل وحل المشكلات على مستوى النظام

المتطلبات

• الخبرة: من 5 إلى 10 سنوات من الخبرة الصناعية في تصميم IC الرقمي أو FPGA، مع سجل حافل في شحن السيليكون الحقيقي أو أنظمة FPGA للإنتاج.
• خبرة HDL: كفاءة قوية ومثبتة في الإنتاج في SystemVerilog و/أو VHDL، و RTL القابلة للتوليف، والتصميم ذي المعلمات، والترميز المنظم لإعادة الاستخدام والمراجعة.
• عمق التصميم الرقمي: فهم على مستوى الخبراء لمبادئ التصميم المتزامن، وإدارة النطاق متعدد الساعات، واستراتيجيات مراكز السيطرة على الأمراض (CDC)، وإعادة تعيين الطبولوجيا، وتقوية الاستقرار المتغير، وتصميم خطوط الأنابيب.
• كفاءة التحقق
• التوقيت والتنفيذ: معرفة عملية بـ STA، واستثناءات التوقيت، والمسارات الخاطئة، وتأليف القيد. خبرة في تدفقات تنفيذ FPGA أو توليف ASIC.
• البرمجة النصية والأتمتة: يتقن لغة Python و/أو Tcl لبناء التشغيل الآلي والانحدارات والبرمجة النصية للتدفق. مريح في بيئة التطوير المستندة إلى Linux مع Git.
• الاتصال: قادر على إنتاج مواصفات تصميم شاملة، ومراجعات التصميم الرائدة، وإبلاغ المقايضات بوضوح إلى أصحاب المصلحة في الهندسة والإدارة.
• من الجميل أن يكون لديك
• تجربة مع واجهات تسلسلية عالية السرعة (PCIe، Ethernet، DDR) أو تصميم الواجهة الخلفية الرقمية RF/mmWave.
• الإلمام بأساليب التحقق الرسمية (التحقق من النموذج، والتحقق من التكافؤ).
• التعرض لتدفقات التصميم المادي لـ ASIC: المكان والطريق (Genus و Innovus)، DRC/LVS، تسجيل الخروج (Voltus، Tempus)، نمط اختبار ATPG جيل (مودوس).
• C/C++ للتطوير المشترك المضمن، أو إظهار البرامج الثابتة، أو تعريف واجهة الأجهزة/البرمجيات.
• خبرة في توجيه المهندسين المبتدئين أو قيادة مسارات العمل الفنية الصغيرة.
• الأدوات والتقنيات
• HDLs: SystemVerilog، VHDL، Verilog
• FPGA: Xilinx Vivado، Lattice Radiant
• تكامل IP وإدارة القيود
• ASIC: جنس الإيقاع/Innovus
• المحاكاة/التحقق: Cadence Xcelium، cocotb
• سير العمل: Git، Jenkins، Python/Tcl، Linux shell، Jira/GitHub

المهارات